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硬體學習日記系列 第 11

Day-11 verilog介紹-7 邏輯電路

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今天要來介紹的是邏輯電路~主要分成兩種類別-組合邏輯電路、時序邏輯電路。

組合邏輯電路(Combinational Logic Circuit)

組合邏輯電路的輸出只取決於當前的輸入訊號,與之前的輸入狀態無關。這類型的電路不包含任何形式的暫存器或反饋(feedback),也就是說,組合邏輯電錄並沒有記憶性、也沒有儲存性,輸出可以說是輸入的即時函數。
所以組合邏輯電路的特點有:無記憶性、確定性與速度快。
無記憶性在上面有提過了,那他具有確定性是因為給定每個不同的輸入,都會得到不同且唯一的輸出;速度快的話則是因為沒有暫存器及時序元件,所以回應的速度較快。

這個邏輯電路通常由基本的logic gate構成,利用這些基本的gate構成並執行各種邏輯功能。

常見的組合邏輯電路有:

  1. Adder(加法器):對二進制數值做加法運算,其中又分為全加器及半加器。
  2. Subtractor(減法器):對二進制數值做減法運算。
  3. Multiplexer(MUX,多工器):可能電路中會產生好幾個輸出,根據訊號來決定要選擇哪一個輸出。
  4. Decoder(解碼器):將二進制編碼轉換為唯一的輸出訊號。
  5. Encoder(編碼器):將多個輸入訊號編碼為二進制數值。
  6. Comparator(比較器):比較兩個二進制數值的大小。

這些電路常被應用在計算機處理器、記憶體、數位信號處理器。

時序邏輯電路(Sequential Logic Circuit)

時序邏輯電路就跟組合邏輯電路有很大的差異了,他的輸出除了當前的輸入,也會受到之前電路狀態(state)的影響來改變。叫做「時序」是因為這種電路會隨著時間而變化。

那他的特點有:

  1. 依賴時間:輸出取決於輸入的順序及時間。
  2. 內部狀態:內部狀態會根據輸入和clock來進行更新。
  3. clock:clock是很重要的角色,clock的變化會影響到內部狀態及輸入輸出。
  4. 較複雜:因為包括組合邏輯元件及儲存元件(如flip-flop)。

時序邏輯電路主要包含了兩個部分:

  1. 組合邏輯電路:負責處理當前的的輸入並生成相對應的輸出。
  2. 存儲器:如flip-flop或latch,用來保存電路的內部狀態,會根據clock的改變進行狀態轉換,並記錄、保持電路之前的訊息。

除此之外,時序邏輯電路又包含兩種主要的類型:

  1. 同步時序電路:使用clock來同步電路內的狀態變化,會確保所有狀態變化都在clock edge時發生;其中最重要的組成部分是暫存器,會依clock來儲存及更新狀態。
  2. 非同步時序電路:他不依賴clock來同步狀態變化,但他狀態的變化是因為輸入訊號的改變而被觸發;因為沒有根據clock來統一控制,所以此種的電路設計會比較複雜,要多考慮到是否有hazard產生。

常見的時序邏輯電路應用有:

  1. Counter(計數器):一種較特殊的暫存器,可根據clock按順序遞增或遞減。
  2. Finite State Machine( FSM, 有限狀態機 ):會根據當前的狀態和輸入,來決定下一個狀態及輸出。
  3. Flip-flop:一種基礎的時序元件,可存一位的二進制數值,常見的有D flip-flop、SR flip-flop、JK flip-flop、T flip-flop。
  4. Register(暫存器):由多個flip-flop組成,用來儲存多位的數值。
  5. Shift-Register(位移暫存器):可以將儲存在暫存器內的數值做移動的動作(左移或右移)。

序向邏輯電路

最後要來介紹一下序像邏輯電路~序向邏輯電路屬於時序邏輯電路,他是時序邏輯電路的一個子集,但有時候這兩個名詞會被互換使用;而在某些時候,序向邏輯電路會強調是一種需要順序操作的電路。

這些是他的特點:

  1. 需要順序操作:輸出需要依賴一系列的輸入序列。
  2. 時間依賴性:因為依賴輸入訊號的訊序及時機。
  3. 狀態變化:序向邏輯電路經常改變狀態來記錄之前的輸入。

那畢竟是時序邏輯電路的子集,應用就與時序邏輯元件差不多啦~

比較

最後來對這兩種電路做個比較的統整啦~

比較項目 組合邏輯電路 時序邏輯電路
輸出 只與當前輸入有關 由當前輸入+state狀態決定
記憶性&儲存性
clock
構造 較簡單 較複雜

那今天就先這樣~


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